Встроенный блок логических наблюдений BILBO

Кафедра ЭВА

КУРСОВАЯ РАБОТА

на тему

«Встроенный блок логических наблюдений BILBO»

Москва 2009

Анализ технического задания

1. Системный рабочий режим

B1=В2=1, C=0

При таких значениях на управляющих входах и входе сканирования схема будет выглядеть следующим образом:

Т.е. в данном режиме схема представляет собой четыре независимых друг от друга триггера.

2. Генератор псевдослучайных чисел

B1=B2=0, C=1

При таких значениях на управляющих входах и входе сканирования схема будет выглядеть следующим образом:

В данном режиме работы на входы D триггеров 2–4 подаются сигналы с инверсных выходов предыдущих триггеров. Но т. к. сигналы с инверсных выходов инвертируются элементом «или-не», то на D-входы подаются сигналы, совпадающие со значениями на прямых выходах триггеров. На вход D 1-го триггера подаются сигналы с выходов триггеров 3–4, которые складываются по модулю 2 и инвертируются. Т.о. на его вход поступает инвертированный сигнал, что приводит к неправильной работе схемы, поэтому заменяем элемент «и» на элемент «и-не».

Моделирование

В результате моделирования были обнаружены ошибка схемы. Временная диаграмма отсутствовала. Для того, чтобы определить верна ли схема, надо было построить временную диаграмму исходной схемы и ее результаты сверить с тем, что вручную просчитали, исходя из смысла режимов.

В результате приходим к выводу, что данная схема в режиме генератора псевдослучайных чисел работает неверно, т. к. при подаче на входы всех единиц, на следующем такте мы получаем такие же значения. Чтобы исправить эту схему, необходимо заменить в обратной связи элемент «и» на элемент «и-не».

Окончательный вид схемы

Используемые элементы

Серия 1533:

«И» ЛИ1–4

«ИЛИ-НЕ» ЛЕ1–4

«И-НЕ» ЛА-3

«исключающие ИЛИ» ЛП5–4

Серия 564

«D-триггер» ТМ2–4

Временная диаграмма схемы

Временная диаграмма отражает работу двух режимов:

Системный рабочий режим с 1–4 такт
Генератор псевдослучайных чисел с 5–12 такт.

Схема работает верно, согласно предварительным расчетам.

Описание на языке ЯЗОС

Разработка обнаруживающего теста

Этот тест должен проверять все возможные неисправности за минимальное количество тактов.

1–2 такт:

В схеме используются D-триггеры, поэтому необходимо их установить в нулевое начальное положение. Для этого подадим на информационные входы 0 в системном рабочем режиме. В результате чего мы можем проверить неисправность типа 1 на выходах схемы.

Таблица неисправностей:

3–4 такт:

Рассмотрим неисправности:

1₃ типа 0 – подаем на z1=1

9₃ типа 0 – подаем на z3=1

6₃ типа 1 – подаем на z2=0

12₃ типа 1 – подаем на z4=0

Соответственно для проверки этих неисправностей подаем:

z1=1

z2=0

z3=1

z4=0

Режим многоканального сигнатурного анализатора

График полноты для этих неисправностей:

Таблица неисправностей:

Из таблицы неисправностей можно заметить, что помимо отмеченных проверились и другие.

5–6 такт:

Неисправность 4₃= = 1

С=1 13₂=1

С=0 3₃=0

С=0 2₃=1

С=0 1₃=1

С=0 z1=1,

где С-синхросигнал.

Значит, чтобы проверить 4₃= = 1, надо на z1 подать 1

Неисправность 5₃= =0

C=0 z2=0

C=1 6₃=0

C=1 5₃= =0

Значит, чтобы проверить 4₃= = 1, надо на z1 подать 0

Неисправность 7₃= = 1

С=1 14₂=1

С=1 7₃= = 1

Неисправность 10₃= = 1

С=0 14₂=1

С=0 7₃=1

С=0 z3=1

С=0 9₃=1

С=0 8₃=0

С=1 15₂=1

С=1 10₃= = 1

Значит, чтобы выявить эту неисправность надо на 3–4 такт z3 подать 1

Неисправность 17₃= = 0

C=0 q3=1

C=0 q4=0

То ест подавая на исключающие ИЛИ разные сигналы, то можно проверить 17₃на 0

Исходя из этих неисправностей подаем на вход:

z1=1

z2=0

z3=1

z4=1

Режим многоканального сигнатурного анализатора

График полноты теста:

Таблица непроверенных неисправностей:

7–8 такт:

Неисправность 6₃= =0

С=0 z2=1

C=0 b1=1

Неисправность 1₁= =1

С=0 z1=0

Неисправность 3₁= =1

С=0 z1=0

Исходя из этих неисправностей подаем на вход:

z1=0

z2=1

z3=0

z4=0

В режиме многоканального сигнатурного анализатора

График полноты теста:

Таблица непроверенных неисправностей

9–10 такт

Неисправность 1₂= =1

Необходим режим сброса: b1=0 b2=1

C=0 z1=1

Неисправность 6_2, 9_2,12₂аналогично.

Значит на вход подаем:

z1=1

z2=1

z3=1

z4=1

b1=0

b2=1

График полноты теста:

Таблица непроверенных неисправностей:

11–12 такт

График полноты теста:

Таблица непроверенных неисправностей:

В итоге получилось добиться того, что полнота теста стала составлять 98% всего за 10 тактов.

Вывод

В курсовой работе была проведена отладка схема встроенного блока логических наблюдений BILBO. Затем был разработан тест, обнаруживающий неисправности типа константа 0 и константа 1. Полнота теста составила 98%.